Donanım Tanımlama Dilleri Proje Ödevi
Asansör Kontrol Sistemi (VHDL + Vivado)
Amaç
ÖÄŸrencilerin VHDL dili ile sıralı devre tasarımı, FSM (Finite State Machine) modelleme, zamanlama yönetimi, testbench oluÅŸturma ve Vivado üzerinde simülasyon pratiÄŸi yapmaları hedeflenmektedir.
Proje Tanımı
4 katlı bir asansör sistemi tasarlanacaktır. Sistem:
- Kat çaÄŸrıları ve kabin içi istekler iÅŸlenmeli,
- Yukarı / aÅŸağı yönde hareket edebilmeli,
- Kat hizasına gelince durup kapıları açmalı,
- Kapı kapalı deÄŸilken motor çalışmamalı,
- Aşırı yük durumunda kapı kapanmamalı,
- Acil durdurma ve güvenlik kontrollerini yapmalıdır.
- Hareket algoritması olarak First-Come, First-Served (FCFS) kullanılmalıdır.
- Zamanlama: Kat geçiÅŸ süresi ~2–3 sn, kapı açık kalma ~3–5 sn, kapı açma/kapama ~1–2 sn (clock-cycle tabanlı sayaçlarla).
Rapor Ä°çeriÄŸi
- Giriş (problem tanımı, varsayımlar, kısıtlar)
- Sistem mimarisi (blok diyagram, sinyal listesi/tablosu)
- FSM tasarımı (durum diyagramı, geçiÅŸ koÅŸulları, çıkış tablosu)
- Zamanlama (süre parametreleri, sayaçlar)
- Algoritma (FCFS, opsiyonel SCAN/LOOK)
- VHDL tasarımı (entity, architecture, modüler yapı)
- Testbench & sonuçlar (senaryolar, waveform ekran görüntüleri)
- DeÄŸerlendirme (tasarım kararları, limitler, geliÅŸtirme önerileri)
- Sonuç
Teslim
- VHDL kaynak kodları ve Testbench dosyaları
- Rapor (PDF)
Gruplar en fazla 2 kiÅŸilik olabilir. Grup bildirimi için son tarih : 7 Ekim 2025
Ödevler dersin uzem sayfası üzerinden teslim edilecektir. Savunma tarihleri daha sonra ilan edilecektir.
Son Teslim Tarihi : 17 Aralık 2025
